输出频率稳定后，PFD的UP和DN时钟有一个相位差

its_aleix

tanborui123 发表于 2025-1-10 14:27
基本上最大相差来源就是cp的失配，你先自己算一算按你的这个电流大概是1%的失配带来的相差和仿真差多少。 ...

明白，前辈，锁定后也会有一个相差，我现在做的锁定检测电路，按理说是留了裕度的，我单独仿真那个检测模块，大概留了666ps的裕度（通过一串反相器延时实现的），但实际把环路搭建起来仿真后发现，最终相位差只有300多ps，但我的锁定检测模块没有抬起来，目前还没来得及查看具体原因是什么。
前辈说的，我理解的是，可以把计算的失配带来的误差，和我实际仿真，查看仿真结果cp电流有多少，做一个对比，确定一下CP这边的动态失配，对最终的结果造成的影响占比有多大。不晓得这样理解对不对。
再次感谢前辈指教。。。

这只有一个悬赏emmm想给每一个给我回答的前辈都悬赏hhhh

transistor7

cadence 有pll Lib, 你可以查看一下这个文档，里面有关于如何用相关的PLL models
Virtuoso Spectre Circuit Simulator RF
Analysis Library Reference

mi_hua

你在充电节点接一个buffer   同相端接Vc  反向端短接buffer输出接上下电流源，用开关控制电流进Vc还是进buffer输出极，注意运放带宽要够高

                               
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its_aleix

感谢各位前辈的指教，时间太长忘记解决问题了，根据tanborui123和LOKKA前辈的指导，计算了CP失配以及PFD两路不完全对称导致的相位差，和最终的相位差仍有一点点差距，PLL使能锁定，功能都正常，根据transistor7前辈讲的查看锁定后的Vctrl也不存在明显波动，维持在一个固定的小范围数值，都属于正常范围。最终的相位差优化到了180ps。然后在查看CP模块电流的时候，发现它在UP和DN信号拉高的时候会有好几处波动，具体来源还在整理（可能是馈通、分享？？？）。
mi_hua前辈讲的，我电路里面是由一个buffer的，带宽也足够，按理说电荷分享是抑制的七七八八了。具体CP模块的小电流波动，我还得再分析一下。
最佳答案选了tanborui123前辈的，希望其他前辈不要介意
最后，感谢论坛各位前辈的指导

ZXY2002

你好，最终有结果了吗

its_aleix

ZXY2002 发表于 2025-5-27 15:07
你好，最终有结果了吗

随着仿真的进行，最终的相位差是会缩小到10几个ps级别的，前面太大，是由于刚锁定时，相位差比较大，还在逐渐的缩小这个差值的过程。

ZXY2002

its_aleix 发表于 2025-5-29 20:13
随着仿真的进行，最终的相位差是会缩小到10几个ps级别的，前面太大，是由于刚锁定时，相位差比较大，还在 ...

所以说之前看的结果是pll还没锁定吗

its_aleix

ZXY2002 发表于 2025-5-30 14:09
所以说之前看的结果是pll还没锁定吗

锁定了的，但是锁定检测的裕度设置的有点高，我输出80M（12.5ns），锁定检测的时间设置为600ps，锁定初期挺大的，运行到后面这个时间差只有10ps以内了

ZXY2002

its_aleix 发表于 2025-6-2 21:06
锁定了的，但是锁定检测的裕度设置的有点高，我输出80M（12.5ns），锁定检测的时间设置为600ps，锁定初期 ...

ok，谢谢