数字FIR设计

gmei1981

谈到滤波器，模拟电路设计的朋友都会觉得很复杂，各种零极点环路让人痛不欲生。数字滤波器就简单多了，甚至可以做到一键生成，所见即所得。少许的特殊情况包括极端高速时钟下的并行设计，低速情形下多路数据同时滤波的复用设计，这些不在本文讨论范围之内。

[color=rgba(0, 0, 0, 0.9)]        对于FIR来说，首先要学会生成滤波器系数。以高速ADC ad9280为例，其中的DDC下采样滤波器里面的HB1频率响应如下图1，

[color=rgba(0, 0, 0, 0.9)]            打开matlab，打开filterDesigner，调整不同的wpass和Apass可以得到图2、3：

通过文件导出系数到workspace的Num变量就可以得到滤波器系数。下面是一个图2生成的54阶halfband的系数： 接下来看如何实现Halfband滤波器，滤波器的通用结构如图4所示： 如果考虑FIR滤波器的系数对称性，需要改成如下图5结构： 对于半带滤波器，奇偶数据略有不同，可以分成两路，中间系数那一路不用做乘法，定义接口如下图6：

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module hband#(parameter CW=14 , parameter CF=14 , parameter DIW=14 , parameter DIF=14 , parameter DOW=17 , parameter DOF=1  , parameter TAP=3) (input                                        clk,                        //625M clockinput                                        rst_n,                        //625M clockinput        [CW*TAP-1:0]        hcoef,input                                        din_vld,input        [DIW-1:0]                din_odd,                //odd data stream in 1.25Ginput        [DIW-1:0]                din_even,                 //even data stream in 1.25Goutput                                        dout_vld,output        [DOW-1:0]                dout) ;先分成奇偶两路做移位寄存器，如图7：

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//bufferreg [DIW*TAP*2-1:0]        din_odd_reg ;reg [DIW*(TAP+1)-1:0]        din_even_reg ;integer ii ;always @(posedge clk or negedge rst_n) begin        if(~rst_n)                 din_odd_reg <= {DIW{1'd0}} ;        else if(din_vld)                din_odd_reg[DIW*TAP*2-1:0]        <= { din_odd_reg[DIW*TAP*2-1-DIW:0],din_odd} ;end//fir_filter_mult is ready after TAP+1 delay//even stream should also delay TAP+1always @(posedge clk or negedge rst_n) begin        if(~rst_n)                 din_even_reg <= {DIW{1'd0}} ;        else if(din_vld)                din_even_reg[DIW*(TAP+1)-1:0]        <= { din_even_reg[DIW*(TAP+1)-1:0],din_even} ;end
奇路合并系数并做乘法，如图8：

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//adderwire signed [DIW:0] din_odd_reg_sum_in = $signed(din_odd_reg[ii*DIW+IW]) + $signed(din_odd_reg[(TAP*2-1-ii)*DIW+IW]) ;reg [(DIW+1)*TAP-1:0]        din_odd_reg_sum ;always @(posedge clk or negedge rst_n) begin        if(~rst_n)                 din_odd_reg_sum <= {(DIW+1){1'd0}} ;        else if(din_vld) begin                for(ii=0;ii<TAP;ii=ii+1) begin                        din_odd_reg_sum[ii*(DIW+1)+DIW+1)] <= din_odd_reg_sum_in ;                end        endend//multiplierlocalparam FW = CW+(DIW+1) ;reg signed [FW*TAP-1:0]        fir_filter_mult ;always @(posedge clk or negedge rst_n) begin        if(~rst_n) begin                fir_filter_mult <= {(FW*TAP){1'd0}} ;        end        else if( din_vld ) begin                for(ii=0;ii<TAP;ii=ii+1) begin                        fir_filter_mult[ii*FW+:FW]        <= $signed(din_odd_reg_sum[ii*(DIW+1)+DIW+1)]) * $signed(hcoef[ii*CW+:CW]) ;                end        endend最后调用加法树并在输出位置加入定点截位

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//adder treelocalparam SUM_W = FW + $clog2(TAP+1) ;wire [FW-1:0] sum_in = {{(FW-DIW){din_even_reg[DIW*(TAP+1)-1]}},din_even_reg[DIW*(TAP+1)-1IW*(TAP+1)-DIW]} ;wire [FW*(TAP+1)-1:0]        filter_sum_in = { fir_filter_mult, sum_in };wire [SUM_W-1:0] filter_sum ;adder_tree #(.DW(FW),.NUM((1<<$clog2(TAP+1))))        u0( .clk(clk), .din_vld(din_vld), .din(filter_sum_in), .dout_vld(dout_vld), .dout(filter_sum)) ;//clipsclip_r #(SUM_W,DIF+CF,DOW,DOF) u0_sclip (filter_sum,dout ) ;endmodule加法树的代码如下，采用generate循环调用得到

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module adder_tree#(        parameter DW=16,        parameter NUM=8,        parameter LOGNUM=$clog2(NUM))(        input                                         clk ,         input                                         rst_n ,         input                                                din_vld,        input         [DW*NUM-1:0]                din ,        output wire                                        dout_vld,        output wire        [DW-1+LOGNUM:0]        dout ) ;wire        [DW*NUM/2-1:0]                dout_t1 = din[DW*NUM/2-1:0];wire        [DW*NUM/2-1:0]                dout_t2 = din[DW*NUM-1:DW*NUM/2];wire        dout_vld_t ;wire        [DW+LOGNUM-2:0]        sum1,sum2 ;generate         if(NUM==2) begin : gen_adder                assign sum1 = dout_t1 ;                assign sum2 = dout_t2 ;                assign dout_vld_t = din_vld ;        end        else begin : gen_adder_tree                adder_tree #(.DW(DW),.NUM(NUM/2))        u0( clk, rst_n , din_vld, dout_t1, dout_vld_t, sum1) ;                adder_tree #(.DW(DW),.NUM(NUM/2))        u1( clk, rst_n , din_vld, dout_t2, dout_vld_t, sum2) ;        endendgenerateadder2 #(.DW(DW+LOGNUM-1))        u2( clk, rst_n, dout_vld_t, {sum1,sum2}, dout_vld, dout) ;endmodule

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module adder2 #( parameter DW=16 )(        input                                         clk ,         input                                         rst_n ,         input                                        din_vld,        input         [DW*2-1:0]                din ,        output reg                                dout_vld,        output reg        [DW:0]                dout ) ;wire        [DW-1:0]                dout_t1 = din[DW-1:0];wire        [DW-1:0]                dout_t2 = din[DW*2-1:DW];wire        signed [DW:0] dout_t = $signed(dout_t1) + $signed(dout_t2) ;        always @(posedge clk or negedge rst_n) begin        if(rst_n) begin                dout_vld <= 1'b0;                dout <= {(DW+1){1'b0}} ;        end        else begin                dout_vld<= din_vld;                dout        <= dout_t ;        endendendmodule本篇到此结束，有喜欢本文的欢迎关注下作者。

Adam_ht

goooooooooooooooooood，感谢