Verilog 打拍对齐

icecola · 发表于 2024-12-10 17:07:42

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时序逻辑下，例如有一个数据和使能同步进入模块，经过模块处理后输出的数据和使能怎么确定是不是对齐的？写代码时候，总是不确定各个信号是否需要进行打拍处理，这是缺少哪方面的知识？求大佬指导指导

数学必考150 · 发表于 2024-12-10 19:09:02

用状态机处理数据，数据处理好的那个状态标志作为使能

daodaier · 发表于 2024-12-13 11:04:03

多看STA，多画时序图

rocsman · 发表于 2024-12-13 22:31:32

butaiqingchu

gmei1981 · 发表于 2024-12-15 07:12:26

写代码时注意逻辑，苹果与苹果运算，梨与梨运算。可以这么命名if(苹果_vld)begin 苹果+苹果 if(梨_vld) 梨+梨。如果逻辑清楚的话，大部分代码都可以一遍通，有问题也只是spyglass过一遍的问题。

夏尔 · 发表于 2024-12-17 16:29:23

画时序图，根据时序图design

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