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[求助] BUCK电路对地击穿问题的思考

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发表于 2024-12-4 22:34:53 | 显示全部楼层 |阅读模式

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本帖最后由 小tutu 于 2024-12-5 10:40 编辑

本人新手独立第一次进行BUCK芯片设计与测试的时候出现了一些问题:在未上电之前,SW到gnd(功率级的地→GNDP)为高阻抗-几百k。初次进行上电测试发现正常工作,但工作一段时间后再对SW到gnd之间进行测试,发现对地(功率级的地→GNDP)有一个小阻抗的路径出现约20Ω。一共穿了好几块板子,综合现象下来于是有以下猜想及疑惑(工艺为TSMC18 管子为5V耐压管子)


①VSW处过压,导致DS击穿:由于做PCB经验不足,其电源回路以及地上面寄生电感很大,开关节点处有大的振铃(击穿后针对大约3V-VDD供电电压情况对1号板进行测试,因为不敢将数字电源输出调大,怕引起其他问题,此时将VDD降低测试),随后加入RC snubber进行振铃抑制,在已经出问题的板子上发现其纹波得到了抑制。
疑问点:将RC snubber设置的很大,计算寄生为约6nF,加入了甚至100nF的抑制,再进行新板子测试时一开始能够正常工作,但是工作了一段时间,调节输出电压较高一点时仍出现相应的击穿,此时VSW处电压波形仍在耐压范围内。

于是考虑因素②(SW接入电路示意图见下图1)
②latch up问题导致D与psub间烧穿:由于nmos源级到gnd有较大电感存在,导致体二极管续流反偏时其反偏电压更大,从测试图上看正常工作还未击穿时可到-1V,击穿后变为-700mV左右,此芯片对VSW处做了IO PAD(金属片+ESD电路)的设计。
因此对PAD进行DC仿真,发现当I/O PAD输入电压为-1V,VDDPAD和GNDPAD(PAD的ESD保护电路的GND电位)为4.5V和0V时,其静态电流有1.77A。因此考虑是否死区时间体二极管反偏时流入电流过大,同时时间过长导致对地烧穿导致。

疑问点:1.首先发现有许多芯片设计在设计VSW处时,都直接拉到金属片上不做ESD电路,仅依靠自身许多寄生体二极管实现ESD,那这样如果我自己加入了ESD保护电路,不应该会保护的效果更好,更不容易烧坏吗?
             2.如果真是烧穿了,个人考虑ESD电路由于更靠近外部,同时ESD充当对地反偏二极管的NMOS总体尺寸远远小于NMOS功率管尺寸,可能当体二极管反偏时其大部分电流会优先从GNDPAD处灌入VSW,因此烧毁部分应该为PAD处,低阻路径应该为VSW→GNDPAD,但是又考虑到本设计中电感电流要流经负载,再到GNDP(功率级GND)-再到VSW才算是一个回路,所以续流还是会从功率管自身体二极管处流出。同时在VSW点加电压,将GND、GNDPAD、GNDP连接在一起,发现电流基本只从GNDP流出,将其验证这样即使没有加ESD保护电路也应该和那种VSW直接拉到金属片上的设计一致,那还会是烧穿的原因吗?还是说版图上面另有隐患(版图NMOS剖面图见下图2)
             3.画版图在进行DRC时PAD后报了LUP.3.4g_5V以及LUP.5.4g_5V的问题(不加PAD就没有此问题),描述大概是直连到PAD的MOS管需要与其他MOS管隔开一定距离,除非加入NBL层保护(错误未报在功率级管子上,但是报在了许多PAD的ESD电路上),之前流片的时候将这个错误wave掉了没有出问题,这一次于是也wave掉了,但是之前都没有过大电流的设计,不知道是不是这个地方出了问题。

PS:由于功率级的存在,需要将GND隔开,此时未使用NBL埋层而是使用DNW+NWELL的方式将GND进行隔离,分为GNDPAD(PAD的ESD电路的GND,也即PSUB)、GNDP(功率级及数字电路GND,利用DNW+NWELL将其从PSUB上完全隔开)、GND(模拟电路GND,利用DNW+NWELL将其从PSUB上完全隔开)这些GND通过IO PAD输入电路之中(见图3)PCB上未将各个GND连接在同一层金属上,进行GND间相互测试发现GND GNDP GNDPAD互相之间为低阻抗约30-50Ω,因此也十分疑惑究竟各个GND之间有没有被真正分开,当时进行DNW相关绘制工作时,其不管怎么画drc均没有显示报错,当加入PSUB2标识层再提取参数后仿真时才展现出各GND分离的特性。

以上是新手进行独立设计测试遇到的一些问题现象、探究的过程以及自己的思考和疑虑,目前问题没有得到解决仍在寻找办法,有碰到类似问题的朋友可以一起讨论一下看法,也希望有过相关类似经历并解决的大佬不吝赐教。
附一张测试图可以参考,应该是未击穿时拍的,黄色为输出电压波形(SMA接口),绿色为电感电流(Current Probe),粉色为开关节点电压波形(杜邦线引出测量)

GND、GNDP接入电路示意图

GND、GNDP接入电路示意图

NMOS版图剖面图

NMOS版图剖面图

SW接入电路示意图

SW接入电路示意图

测试示意图(供电为4.2V)

测试示意图(供电为4.2V)
 楼主| 发表于 2024-12-5 10:03:49 | 显示全部楼层
顶一下
 楼主| 发表于 2024-12-5 10:23:17 | 显示全部楼层
补充一下,在后仿真中将相应PCB条件加上,VSW由0-VDD变化时由于RC snubber的存在会出现两相不交叠死区消失的现象。同时为了验证电流续流问题,对GNDPAD与GNP进行电流检查,当死区电压低至最低点时,GNDPAD与GNP电流大小基本一致,合起来大小节接近电感电流,但是还有约40mA的差别。
 楼主| 发表于 2024-12-6 16:39:53 | 显示全部楼层
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