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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › 后端做完之后 min pulse的问题
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查看: 372|回复: 7

[求助] 后端做完之后 min pulse的问题

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masj2022
发表于 2024-11-14 17:05:43 | 显示全部楼层 |阅读模式

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本帖最后由 masj2022 于 2024-11-14 20:24 编辑

在做完sign off之后，发现设计存在min pulse的问题，于是我对比了到达同一个reg的fall edge开始，发现当处于open edge的时候，就会比close edge更悲观，然后目前揣测是因为early path和late path的计算一个是加上某值，另一个是减去某值，从而导致early和late差距更大，那么有没有什么办法可以让工具计算的时候不考虑这一块的差异。或者这种min pulse的问题必须要修吗。

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masj2022
 楼主| 发表于 2024-11-14 19:07:06 | 显示全部楼层
还有个问题，就是计算这些path的时候，是否需要考虑ocv和derate，因为我看到报告中并没有cppr
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GavinICer
发表于 2024-11-14 17:07:25 | 显示全部楼层
必须修
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LiangRunhua
发表于 2024-11-14 17:10:39 | 显示全部楼层
min_pulse约束与lib中reg的CK pin的input transtion有关系，是否有比较大的trans问题？另外这个值与setup uncertain值的设置也有关系， 看是否留了比较大的时序余量。
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masj2022
 楼主| 发表于 2024-11-14 17:31:59 | 显示全部楼层


GavinICer 发表于 2024-11-14 17:07
必须修


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masj2022
 楼主| 发表于 2024-11-14 17:34:12 | 显示全部楼层


LiangRunhua 发表于 2024-11-14 17:10
min_pulse约束与lib中reg的CK pin的input transtion有关系，是否有比较大的trans问题？另外这个值与setup u ...


这支clock的频率太高了，导致两个脉冲之间间距很短，但是tree很长。导致每一级的递减很多。到最后的时候就没两个了

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Lee_zhichao
发表于 2024-11-14 22:12:18 | 显示全部楼层
看下path上的noise
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masj2022
 楼主| 发表于 2024-11-15 09:29:36 | 显示全部楼层


Lee_zhichao 发表于 2024-11-14 22:12
看下path上的noise


嗯嗯呢，这个也debug过，clock是加屏蔽线，noise基本没有嘚

目前看是因为环境中没移除crpr，以及δ
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