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楼主: 15971239608

[求助] DC综合时出现timg loop警告,紧急求助....

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发表于 2024-10-11 14:11:06 | 显示全部楼层


15971239608 发表于 2024-10-10 13:53
你说的对,如果像上面的那个代码,counter是不能更新,原始代码是这样的

...


给个建议,最好不要在模块里边做时钟与复位的相关逻辑,尽可能由时钟复位管理单元这样的模块集中处理。如果一定要在模块内部实现,也建议与时钟复位管理单元的设计者沟通清楚,尽可能采用例化的方式,例化标准单元或者一些成熟的设计,这样可以保证设计正确,同时一些dft需求也可以一并考虑了。
发表于 2024-10-11 16:07:09 | 显示全部楼层


15971239608 发表于 2024-10-11 09:54
我有加delay啊,后仿的波形也没啥问题


波形是否对应这个逻辑?
clk_cycle_cnt = clk_cycle_cnt_en  || clk_cadc


clk_cycle_cnt_en是clk_cadc上升沿同步,假定delay为d0

clk_cycle_cnt_en和clk_cadc分别传播到一个或门(假定delay分别为d1和d2),或门的输出是clk_cycle_cnt

在clk_cadc上升沿并且clk_cycle_cnt_en向下跳变时,如果d0+d1<d2,或门的输入会经历(0,1)->(0,0)->(1,0),从而或门的输出会经历1->0->1,即clk_cycle_cnt产生了一个毛刺,毛刺宽度为d0+d1-d2


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