SV 一直显示TEST_CASE_PASSED

Hemingway08 · 发表于 2024-9-6 15:15:59

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新手，做了一个system Verilog的小工程，没用UVM。我增加了$error(),并且log中能看见相关的error信息，但是log最后一直显示TEST_CASE_PASSED。怎样做可以在最后显示TEST_CASE_FAILED？

空白MAX · 发表于 2024-9-7 13:33:12

UVM没有办法$error的数量，需要用UVM_ERROR才可以

另外，只看UVM的统计不合适，因为第三方的error信息不全是UVM_ERROR，还有一些甚至不是调用的$error，直接一个diplay，一般都需要开发log分析的脚本去判定TC是否PASS了

苦学僧 · 发表于 2024-9-16 18:42:39

空白MAX 发表于 2024-9-7 13:33
UVM没有办法$error的数量，需要用UVM_ERROR才可以

另外，只看UVM的统计不合适，因为第三方的error信息不全 ...

正解

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