vivado FPGA同源时钟怎么约束

学习使我快乐

如题，FPGA 的PLL给出了一个clk0 ，我在RTL中把clk0分成2个时钟（clk1和clk2），clk1和clk2仍然保持相同的周期和占空比，理论上只有相位差；我希望clk1和clk2能同步工作，就像没有被分开一样，但约束的结果总不能让我满意，我试过2中方式：
1、create_clock clk0 然后 create_generated_clock clk1和clk2 ，source指向clk0 ，是想试着让vivado自己对齐clk1和clk2，但不行
2、在1的基础上set_multicycle_path -setup -end -rise_from [get_clocks clk1] -rise_to [get_clocks clk2] 2 ，通过设置多周期的方式来实现，但也不行

我还有其它6个时钟，这些之间都是false_path，会是FPGA内部的时钟资源不足导致绕线绕不出来吗，还是说我的约束就有问题呢？？