斩波运放仿真Pnoise，异常：斩波频率奇次谐波外有超高频谱

camelcgh

如题


仿真某论文电路，仿真结果显示

比如斩波频率定为1kHz，在1kHz，3，5，7，9kHz处均有被搬到高频的噪声，但是且趋势正确，越来越低
但是一个问题是在10kHz处出现了一个超高的谱线，不知道各位有没有遇到过该情况示意图如下
就没遇到过的同仁估计不知道我在说啥，遇到过的估计一看就明白过来了
现在就是不知道怎么解决这个特别高的谱线
电路估计没啥问题，是按照论文的长宽比都没变搭的，而且换工艺长宽不影响该线

                               
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tang66521

1，看一下10K频段的噪声贡献；
2，10K的噪声会有什么问题吗；

camelcgh

tang66521 发表于 2024-8-9 17:01
1，看一下10K频段的噪声贡献；
2，10K的噪声会有什么问题吗；

回：
1.10k看噪声贡献，主要来源是镜像管的fn噪声，这个镜像管后面复制了几次给不同的地方供电源，其中一个是输入对管尾电流源
    其他几个占比比较大，排在前面的也是fn噪声
2.10k处噪声太大，我们设计斩波电路本为了降噪声
更关键的是这个地方的噪声实在是太不合理，斩波频率搬移应该把低频搬到1,3,5,7,9,11kHz的，我的斩波频率是1k



补1.提高pnoise仿真精度无用，我已经每十倍频10000个点了，远远够用
2.提高精度到这种程度，还是很奇怪，现在1k处反而超级大，超级超级大，也就是1k这个点一高，其他几个点的频率完全看不到了，必须放大好多倍才能看到其他几个点
  10k还是高，不正常的高，虽然和1kHz处比有点相形见绌了

tang66521

改变一下斩波时钟非交叠的时间和开关尺寸看看有没有影响，10K出现，猜测是开关哪里非理想导致的。

camelcgh

tang66521 发表于 2024-8-9 17:30
改变一下斩波时钟非交叠的时间和开关尺寸看看有没有影响，10K出现，猜测是开关哪里非理想导致的。 ...

电路不在自己电脑上，但是我是照着论文一比一搭的，开关尺寸都一样，用的SMIC BCD工艺，但是好像和工艺无关，我用GF BCD以及UMC BCD都试了试，均有该问题，然后开关暂时用的理想的，改变开关尺寸以及加上不交叠时钟还是会有该问题

工艺库是公司的，没法分享

另外一个问题是，这种类型的电路怎么看pnoise起不起作用呢，我现在能仿真到低频处噪声下降非常多，但是我阅读文献好像人家说，低频部分会全部拉平，我的不是，前面虽然降了非常多，但是还是有一点翘，不知道这种是仿真没仿好，还是电路没做好，还是本身前面也不会说完全平下去

                               
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camelcgh

tang66521 发表于 2024-8-9 17:30
改变一下斩波时钟非交叠的时间和开关尺寸看看有没有影响，10K出现，猜测是开关哪里非理想导致的。 ...

对了，我放过双端输入双端输出的运放，那种特别好假斩波，就输入输出加一下就好，然后结果非常好，前端都会变得十分平整，后面1，3，5，7。。。次谐波依次降低，效果极好

油管上的一个印度老哥的教程，只有一个当时的截图了，找不到地址了，我仿出来也是这样的，非常好

现在我的问题是，当仿真新的电路的时候，就是我前面放的论文里的电路
1.前端低频还是翘了不少，虽然相对于noise降了很多

2.这个图里的1，3，5，7，9，11我都有，长得也差不多，除了10k处有个超高谱线，不放大都快看不到奇次谐波处的频率分量了

                               
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camelcgh

camelcgh 发表于 2024-8-12 10:37
对了，我放过双端输入双端输出的运放，那种特别好假斩波，就输入输出加一下就好，然后结果非常好，前端都 ...

我看这位仁兄的电路仿真，有一个跟我一样的问题，他的前端并不是完全平下来的，也是翘起来了

CSDN  蛋蛋壳    斩波电路及斩波运放--降低失调及低频噪声
绿色是加了斩波，粉红色没加

                               
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THU_sigs_IC

camelcgh 发表于 2024-8-12 13:41
我看这位仁兄的电路仿真，有一个跟我一样的问题，他的前端并不是完全平下来的，也是翘起来了

CSDN  蛋 ...

这个小啾啾是在斩波频率处引入的纹波，属于正常情况