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查看: 193|回复: 1

[求助] metal1走时钟信号线的利弊分析，比如针对ADC模块来说

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过江小虫
发表于 2024-5-6 11:32:38 | 显示全部楼层 |阅读模式

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咨询一个困扰已久的问题，如果工艺只能使用4层金属（包含顶层），默认顶层用来走电源和地。那么像ADC这种有许多时钟信号的模块，在版图上是否可以用metal1来走时钟信号线，好处是用了metal1走时钟信号线，那么剩余的那些重要的模拟信号线就可以用metal3来走，中间隔了一层metal2不用或者用metal2来隔离下面metal1的时钟，这样可以保证metal3模拟信号线的干净。但是通常情况下metal1的方阻较大，并且metal1更靠近衬底，这样是否会带来其他问题，比如是否会造成时钟变慢，或者造成衬底的不干净。还请各位能够说说自己的观点，大家互相探讨下，万分感谢。
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过江小虫
 楼主| 发表于 2024-5-6 11:53:55 | 显示全部楼层
由于第一次发，对版块不太了解，此贴已转入Layout讨论区，谢谢
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