IR drop使用voltus生成STD PGlib求助

A565417449

背景：使用DB工艺，直接在innovus中在完成PR整个流程后开始做IR drop分析，先是完成了tech PGlib的生成，没有报错（说明我的tech file和layermap没有问题）；
         然后我尝试生成STD PGlib过程，设置如下：


情况①：在spice subckt netlist只加上STD的cdl时，生成STD PGlib失败，错误报告如下：


分析：刚开始我以为是我的spice subckt netlist和spice model2个文件里面的器件名称没有统一而导致错误，后经过反复检查发现2者器件名称是相同的；
          那么可能是我的spice subckt netlist对比LEF缺少部分网表的定义；

情况②：在spice subckt netlist同时加上STD的cdl和IP的cdl时，生成STD PGlib成功：


我的疑惑：
在help文档中，生成STD PGlib只需要添加STD库对应cdl文件，而对应IP的cdl是在生成macro PGlib时才添加。
而我此时却无法单独只加STD库对应cdl文件来生成STD PGlib，因为我设计中的LEF文件中包括了IP(DBH_181BD18BA_EP_128x8_5V_ISO)的LEF，所以好像需要再加上IP的cdl。
请问我在spice subckt netlist同时加上STD的cdl和IP的cdl，生成STD PGlib的做法正确吗？

拜谢各位数字前辈和老师！

A565417449

最新进展：加上cell list file后，缺少IP(DBH_181BD18BA_EP_128x8_5V_ISO)的waring没有了，但单独的STD的cdl仍不能生成STD PGlib

jimmyliuquan

没有工艺device model的cdl吧？

A565417449

jimmyliuquan 发表于 2024-3-13 11:00
没有工艺device model的cdl吧？

有的 包括了所有的STD和p管N管的cdl，另一个warning提示我几个cell没有supply net，但其实这几个cell都有电源和地，且名称和其他cell是一样的

谢谢大佬回答

芯之所想

你在用voltus跑IRdrop,现在跑通了吗？

A565417449

芯之所想 发表于 2024-3-14 15:40
你在用voltus跑IRdrop,现在跑通了吗？

其他项目可以，这个项目不行，初步判断是PDK带的STD的spice subckt netlist格式不对

A565417449

最新进展：感觉是是PDK带的STD的spice subckt netlist有问题，所有的STD都没找到suppl net，但是其实spice subckt netlist和LEF文件都有pg pin：vdd和vss；
还发现一个点：项目lef文件里面是没有SUB端的，但是在spice subckt netlist填的cdl文件里是有SUB端的，这会不会有影响，在生成STD PG lib时在supply pin里额外加SUB没有用；

芯之所想

A565417449 发表于 2024-3-14 15:44
其他项目可以，这个项目不行，初步判断是PDK带的STD的spice subckt netlist格式不对
...

其实流程是跑通了，只不过换了个新工艺，还没有跑通这个工艺的voltus吧？