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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › RFID IC 设计讨论 › 超低相位噪声的VCO设计
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楼主: zxkl317408

[原创] 超低相位噪声的VCO设计

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amswu
发表于 2024-6-7 09:20:58 | 显示全部楼层
这种PLL ref经常是几百MHz,PLL带宽可能大于几MHz,loop对VCO低频phasenoise有高通滤波效果
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zhanweisu33
发表于 2024-6-7 18:30:25 | 显示全部楼层
SiGe工艺带来的好处+N多降噪设计，现在很多产品或者paper都是奔着50fs以下的了。。。
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