关于SDC中时钟定义问题？

又来长脑了

1、如果在inputs创建一个clock，这个clock直接作为test clock输出到output ports，这个时钟还用重新定义吗？

2、其次output是clock的话用进行output delay约束吗？
3、如果在div_reg前有其他非寄存器模块（如buf）那么-soure 应该定义在div_reg的clk pins还是，直接定义在create_clock 的port口

拾冠

1.需不需要定义时钟看需不需要关于这个时钟的分析，如果这个输出端口的时钟和其它输出端口没有关系，那就不用加时钟定义
2.不需要
3.source一般会定义在reg的clk，再往前定义应该是一样的效果，都是指向同一个时钟

又来长脑了

拾冠 发表于 2023-11-3 14:34
1.需不需要定义时钟看需不需要关于这个时钟的分析，如果这个输出端口的时钟和其它输出端口没有关系，那就不 ...

谢谢您的解答。我还想请教一下如果分频之后又经过了一个CG Block（自己设计的），那么这个时钟应该在什么位置定义，是分频后还是经过门控时钟后呢？