VCS与Vivado仿真差异问题

mrpp · 发表于 2023-9-7 20:58:34

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大家好，最近将在vivado上仿真正常的verilog代码使用VCS+Verdi联合仿真，他两仿真的结果居然是不一样的……具体代码与波形图如下:
代码片段：

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Vivado仿真波形:

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可见Vivado中thre_plus等获取的值是loadthrehold跳变为高电平之前的值。
VCS仿真波形：

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可见VCS中仿真，thre_plus等寄存器获取值是在loadthrehold跳变为高电平之后，才从threhold寄存器中读取。

这是咋回事啊，好离谱。我的VCS编译命令是这样:
vcs -full64 -top ECG_Top_tb -f VCS_ECG_9160.scr -o VCS_ECG_9160 -full64 -debug_access+all -v2005 -j8 -fsdb

xiaocat85 · 发表于 2023-9-7 23:56:55

这种问题多半是跟tb里面的赋值写法不规范有关，应该是跟事件驱动先后有关系，几家仿真tool的优先级不一样

gaurson · 发表于 2023-9-8 17:45:29

楼上说的对，要看看你的load***和thre**这些输入条件是怎么激励的。

BrightMoonQSZ · 发表于 2023-9-13 09:37:15

二楼正解

小兔子宝宝哒 · 发表于 2024-8-29 17:41:36

同一个tb，同一个dut，同一个仿真器，偶然会出现不同的结果，是什么原因呢？

lolina · 发表于 2024-9-4 19:27:38

小兔子宝宝哒发表于 2024-8-29 17:41
同一个tb，同一个dut，同一个仿真器，偶然会出现不同的结果，是什么原因呢？ ...

没有遵守语言规范，有些特殊情况属于工具自定义的，语言没定义

比如在两个initial里面在同一时刻对同一变量赋值，这个是看仿真工具怎么处理，每家不一样的

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