后端修timing，插入的buffer，会改变path的逻辑吗

icliupengzhi123 · 发表于 2023-8-30 10:44:39

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最近在学数字后端，关于修timing时候，学到的大部分都是通过插入buffer或者size cell ，包括MAXtrain违例，驱动小了，将dl04d4改为驱动能力更强的ckbufd8。这样是会解决问题。但我转念又想，这条路径上插入buffer或者size cell 或者change cell这不会改变原有这条path的逻辑么。改变了逻辑LVS就应该有问题才对吧。

莫名晴天 · 发表于 2023-8-30 11:09:10

1.lvs比的是layout和netlist，后端改变的时候是layout和netlist一起改变，所以俩个还是一样的，lvs能过。
2.检查逻辑是否有改变，是通过后端的netlist和综合的netlist用formal工具比较，后端的netlist确实做了很多size cell， insert buffer的操作，但是这些都不影响逻辑，所以逻辑上他们也是等价的，那就认为没有问题。

suzhouwuyanzu · 发表于 2023-8-30 11:16:40

不会变啊，只是插buffer或者size cell，0 1逻辑又不会变，而且逻辑变影响的是formal，不是lvs，buffer就是相当于中间中继又给了加了一级，就像小电驴本来两块电池，你又加了一块或者换了块更大的，相当于驱动更强了，但是它的本质还是让你车子跑起来，功能并没有发生变化；假如你把电池的线接到刹车上，那才是改变了它的功能改变了它的0 1结构

icliupengzhi123 · 发表于 2023-8-30 11:33:58

莫名晴天发表于 2023-8-30 11:09
1.lvs比的是layout和netlist，后端改变的时候是layout和netlist一起改变，所以俩个还是一样的，lvs能过。
2 ...

好的谢谢第一条能理解
关于第二条后端的netlist确实做了很多size cell， insert buffer操作。这些操作是不会影响 0 和1两种状态。但如果我插入的是inverter或者是gate，这种就会影响逻辑性。formal就不能通过。一致性就不对。那这种改变了逻辑后，DC是不是又要重新做一次，