[已解决]innovus中多IP同步输入数据的时钟约束问题

Asriel77 · 发表于 2023-7-11 15:45:44

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本帖最后由 Asriel77 于 2023-7-18 15:11 编辑

现在在做的后端中有两个模拟LVDS IP，分别向数字部分输入各自的时钟clk和数据D，它们都被约束在内部的一个虚拟时钟inter_clk上。因为两个IP的时钟是同步的，因此设计中采用其中一个时钟作为采样时钟采两个IP输入的数据。

然而在innovus中计算hold时，时钟端的clock insertion delay并没有同步在数据端，从而导致时序约束有问题，不管是两个inter_clk单独声明还是一个作为另一个的generate clk都是一样的。请问应该如何让数据端也具有同样的delay？求大佬解答，谢谢qwq

（下附innovus截图和sdc约束截图）
（直接set固定delay是不可行的，因为在不同工艺角下clock insertion delay是不一致的）

zero_0 · 发表于 2023-7-12 09:45:22

定义一个master时钟就行了：
create_clock [get_pins "LVDS0/inter_CLK LVDS1/inter_CLK"]

generated clock 还是定义两个

Asriel77 · 发表于 2023-7-12 10:41:21

zero_0 发表于 2023-7-12 09:45
定义一个master时钟就行了：
create_clock [get_pins "LVDS0/inter_CLK LVDS1/inter_CLK"]

感谢！我去改一下~

原来create_clock一条可以定义在多个管脚上，学到了;)

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