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查看: 5067|回复: 9

[讨论] timing loop是什么概念?怎么处理这个timing loop?

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发表于 2023-5-5 10:05:52 | 显示全部楼层 |阅读模式

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在用PTPX跑功耗仿真的时候check_timing报了一个warning:Some timing arcs have been disabled for breaking timing loops or because of constant propagation. Use the 'report_disabled_timing' command to get the list of these disabled timing arcs
用report_disabled_timing打印出来的报告如下:
Flags :  c  case-analysis
           C  Conditional arc
           d   default conditional arc
           f    false net-arc
           l    loop breaking
           L   db inherited loop breaking
           m  mode
           p   propagated constant
           u   user-defined
           U   user-defined library arcs
Cell or Port                      From     To          Sense                                  Flag         Reason
u_key_exp/ck_reg_0_        CK        D           hold_clk_rise                         p              D=1


u_key_exp/ck_reg_0_        CK        D           setup_clk_rise                       p              D=1

u_key_exp/ck_reg_0_        CK        CK          clock_pulse_width_high         C              D=1
u_key_exp/ck_reg_0_        CK        CK          clock_pulse_width_low          C              D=1

u_key_exp/ck_reg_0_        RB        RB          clock_pulse_width_high         C              D=1
u_key_exp/ck_reg_0_        RB        RB          clock_pulse_width_low          C              D=1

发表于 2023-5-5 10:16:23 | 显示全部楼层
本帖最后由 li441262673 于 2023-5-5 10:19 编辑

组合逻辑绕个圈回来了,可以用set_disable_timing去打断,最好在设计过程中避免loop。

                               
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发表于 2023-5-5 13:47:49 | 显示全部楼层
不用管,PT自己会屏蔽掉
发表于 2023-5-5 14:20:18 | 显示全部楼层
这个可以先去和前端designer沟通下,看是否是设计上的问题


欢迎加wx: pr-hao123,拉你进数字后端群
 楼主| 发表于 2023-5-5 14:55:36 | 显示全部楼层


li441262673 发表于 2023-5-5 10:16
组合逻辑绕个圈回来了,可以用set_disable_timing去打断,最好在设计过程中避免loop。

...


你画的这个是combinational loop,不是timing loop吧
发表于 2023-5-5 15:05:19 | 显示全部楼层


pengdh 发表于 2023-5-5 14:55
你画的这个是combinational loop,不是timing loop吧


combinational loop就是timing loop
发表于 2023-9-1 15:54:02 | 显示全部楼层


li441262673 发表于 2023-5-5 15:05
combinational loop就是timing loop


combinational loop和timing loop是不一样的,combinational loop是组合逻辑的输出又返回驱动了组合逻辑的输入,是一种error;timing loop中肯定是有寄存器的,一般是Q到D或者是Q到CK的环路,实际是有这种用法的,不是error
发表于 2023-9-1 17:13:21 | 显示全部楼层


931692159 发表于 2023-9-1 15:54
combinational loop和timing loop是不一样的,combinational loop是组合逻辑的输出又返回驱动了组合逻辑 ...



                               
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至少在pt里,这两个就是一个含义。timing loop是有问题的,是需要特殊处理的。而你说的那个,比如二分频,确实是正常逻辑,工具根本不会管,那为什么要叫timing loop呢?
发表于 2024-9-27 12:02:37 | 显示全部楼层


931692159 发表于 2023-9-1 15:54
combinational loop和timing loop是不一样的,combinational loop是组合逻辑的输出又返回驱动了组合逻辑 ...


遇到这种 问题该怎么解决呢?
发表于 2024-9-27 14:24:04 | 显示全部楼层


li441262673 发表于 2023-9-1 17:13
至少在pt里,这两个就是一个含义。timing loop是有问题的,是需要特殊处理的。而你说的那个,比如二分 ...


Q到D不是timing loop,Q到CLK或者RESET才是。
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