关于对generate生成的一组模块的断言检查

薛定谔的青蛙 · 发表于 2023-4-8 17:01:29

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对于generate按相同逻辑生成的一组模块，如果我想用断言检查信号是不是打了一拍，是不是只用检查生成的一个模块就行了？
如果不是的话，有没有什么简便的用断言写法检查一组模块，而不是重复写许多次相同的断言。

anpengfei · 发表于 2023-4-8 22:38:25

检查例化的module就行，断言也可以用generate，如需求相同断言检查多bit signal的每个bit

末胤彡 · 发表于 2023-4-10 14:54:37

写一个模块的断言，然后bind到module name上

qsh123_123 · 发表于 2023-4-10 20:03:13

在property/sequence块的声明定义的时候引入输入参数来选择不同的信号，然后在generate里面的assert property的时候见过genvar变量i赋值道property/sequence的输入参数即可

薛定谔的青蛙 · 发表于 2023-4-10 21:26:52

qsh123_123 发表于 2023-4-10 20:03
在property/sequence块的声明定义的时候引入输入参数来选择不同的信号，然后在generate里面的assert proper ...

好像不太行，对于generate生成的LOOP用LOOP这样索引是无效的

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qsh123_123 · 发表于 2023-4-11 15:07:03

薛定谔的青蛙发表于 2023-4-10 21:26
好像不太行，对于generate生成的LOOP用LOOP这样索引是无效的

= =||不要用generate生成的字符串作为另外一个generate块的输入参数。。。两个generate块是并行执行的。。
你要在property里面直接索引到具体的多bit信号本身，然后通过int作为多bit信号的索引选择对应的的bit。。
假如是需要索引的信号本身也是generate出来的，那就将他们放在同一个generate块里面，在generate块里面索引对应的信号进行asseert perperty

炒鸡屈服者 · 发表于 2023-4-28 16:25:47

我是将断言写在interface中，例化多个vif连接module；

[讨论] 关于对generate生成的一组模块的断言检查

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