后端做DDR和普通的block 有什么差别，听说比较难，有大神能详细讲讲不

xingyun666666

allen_tang 发表于 2023-3-8 15:26
ddr主要是多了skew check，保证频率的前提下，read/write/lpbk多条路径需要balance到几十ps的skew，DDR3/4 ...

DDR3/4满足全corner的skew要求，还是很难做的

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在pr实现的时候，有什么技巧吗？要怎么调节全corner的skew？prplace一些reg和组合逻辑？

allen_tang

xingyun666666 发表于 2023-3-8 16:05
DDR3/4满足全corner的skew要求，还是很难做的

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看结构，要是类似于synopsys结构的，data lane/cmd lane都是harden好的，做起来简单多了; 类似于cadence结构的软核，要从delay element做起，要根据skew check结果迭代很多次

xingyun666666

allen_tang 发表于 2023-3-8 16:15
看结构，要是类似于synopsys结构的，data lane/cmd lane都是harden好的，做起来简单多了; 类似于cadence ...

请教下，这个skew check怎么证明是没问题的？是自己写脚本去check，还是直接跑PT就行，SDC中已经有相关的约束

hunanxiongok

难点：1.skew check 2.物理集成 3.接口时序看多少个Port。

hunanxiongok

xingyun666666 发表于 2023-3-10 14:12
请教下，这个skew check怎么证明是没问题的？是自己写脚本去check，还是直接跑PT就行，SDC中已经有相关的 ...

需要写脚本在PT里面报对应路径的delay然后做运算 算出skew值。

xingyun666666

hunanxiongok 发表于 2023-3-10 17:19
难点：1.skew check 2.物理集成 3.接口时序看多少个Port。

2.物理集成 3.接口时序看多少个Port。

--您好，请教下，
（1）物理集成指的是？bump和ddr集成吗？
（2）接口时序这个和我做的普通block的io timing有什么特殊之处吗？

Re0Backend

隔壁同事就是做ddr的，迭代了很多次，目前在用H-tree做。

hunanxiongok

xingyun666666 发表于 2023-3-10 17:27
2.物理集成 3.接口时序看多少个Port。

--您好，请教下，

基本上chip里面的所有sys都需要访问DDR。和普通模块的区别是有些sys是高频访问，接口收敛难度会更大。

IC后端小楠

Re0Backend 发表于 2023-3-10 19:06
隔壁同事就是做ddr的，迭代了很多次，目前在用H-tree做。

请问是做的哪家的ddr，这个迭代是啥意思，DCG迭代嘛

t5234265

IC后端小楠 发表于 2024-3-20 15:52
请问是做的哪家的ddr，这个迭代是啥意思，DCG迭代嘛

意思就是会一直不断的重新做很多次，比方说几十版到一百个版本都有可能。