dc综合，timing path级数过长的问题

randalw2

各位大佬，逻辑综合完后发现data path上级数太长导致timing没法meet，如果没法更改RTL代码，纯从综合的角度，有哪些手段或者option可以较少path的级数？

peanut_cake

通常是lvt，或是gl短的lib
如果只考虑datapath depth，基本上没有太好的办法，可以考虑打开retime，或是borrow time选项

1016958509

会不会需要设置MCP的路径，或者是调用dw，例如除法器，pipeline级数还不是最佳？

1016958509

reg2reg的路径：a.判断路径是否真实，是否可以设置multicycle，false等；
                           b.判断时钟周期设置是否正确，是否自己周期设置错误；
                           c.如果路径真实，时钟正确，请看看详细路径，哪个地方的delay异常，是不是transition没有解，或者cap太大；
                           d。分析这种异常是因为脚本 设置原因还是工具优化原因（violation较大路径阻碍工具优化其他地方）。
                           e。如果路径delay没有异常地方，就是因为路径级数太多，cell delay叠加导致path delay太大。那么可以告诉设计人员修改代码。
                           f.如果代码不能修改。那么请使用svt，lvt，或者ulvt速度快的cell综合。
                           g。如果设计要求功耗，不能使用这些高速cell。那么请降频吧