LVS 报LDMOS bad device 问题(gate 多pin) ，求大神们分析下，感谢！

ZDZHJ · 发表于 2022-5-14 22:15:32

问题如下图所示，SMIC.018BCD工艺,调用标准单元库里pld35_ckt 35V高压MOS管，当finger数≤2时不会报bad device, finger 数>2时，会报bad device,左边第一个MOS的栅极会识别成gata,从左往右第3个MOS管gata 会识别成第一个MOS管的栅极，导致第一个MOS管栅极有两个net,从而报bad device，求大神们找下问题原因，感谢！

amodaman · 发表于 2022-5-14 23:04:44

我总认为做LVS之前应该是先做到DRC无错的，画的东西首先要符合几何规则，被它接受了，才谈得上LVS连接性验证。如果什么都不管先进行LVS验证，难免会以连接性错误的角度来解读本来就是几何设计规则的错误。

843071455 · 发表于 2022-5-15 07:18:35

本帖最后由 843071455 于 2022-5-15 07:20 编辑

把管子连接好试一试，很多工艺都是要求这两个管子连接得一样，不一样是不能放在一起的，把两个管子接好可能就没有这个问题了。

ZDZHJ · 发表于 2022-5-15 16:33:11

amodaman 发表于 2022-5-14 23:04
我总认为做LVS之前应该是先做到DRC无错的，画的东西首先要符合几何规则，被它接受了，才谈得上LVS连接性验 ...

问题已解决，是左右MOSCKT 识别层不能连接在一起导致，感谢

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