synopsys vcs 2018 仿真xiilinx原语mult_macro时序不对问题

weizhl08

环境使用的是Ubuntu 18.4 ，vivado 2019.1 VCS 2018
当仿真MULT_MACRO时，如果LATENCY配置为2时，乘法器结果为0，当LATENCY配置为 >=3时，可以正常给出乘法结果

//VCS此模块的P输出为0
//modelsim此模块的P输出正确
   MULT_MACRO #(                                                                 
      .DEVICE("7SERIES"), . Target Device: "7SERIES"                           
      .LATENCY(2),        // Desired clock cycle latency, 0-4                    
      .WIDTH_A(12),       // Multiplier A-input bus width, 1-25                  
      .WIDTH_B(7)        // Multiplier B-input bus width, 1-18                  
   ) MULT_MACRO_inst_tb (                                                           
      .P(O_p    ),     // Multiplier output bus, width determined by WIDTH_P parameter
      .A({1'b0,I_a[11:1]}    ),     // Multiplier input A bus, width determined by WIDTH_A parameter
      .B({1'b0,I_b[6:1]}    ),     // Multiplier input B bus, width determined by WIDTH_B parameter
      .CE(1'b1  ),   // 1-bit active high input clock enable                        
      .CLK(i_clk), // 1-bit positive edge clock input                              
      .RST(1'b0)  // 1-bit input active high reset                                
   );

//VCS/modelsim 此模块的输出结果正确
   MULT_MACRO #(                                                                 
      .DEVICE("7SERIES"), // Target Device: "7SERIES"                           
      .LATENCY(3),        // Desired clock cycle latency, 0-4                    
      .WIDTH_A(12),       // Multiplier A-input bus width, 1-25                  
      .WIDTH_B(7)        // Multiplier B-input bus width, 1-18                  
   ) MULT_MACRO_inst_tb1 (                                                           
      .P(O_p1    ),     // Multiplier output bus, width determined by WIDTH_P parameter
      .A(I_a    ),     // Multiplier input A bus, width determined by WIDTH_A parameter
      .B(I_b    ),     // Multiplier input B bus, width determined by WIDTH_B parameter
      .CE(1'b1  ),   // 1-bit active high input clock enable                        
      .CLK(i_clk), // 1-bit positive edge clock input                              
      .RST(1'b0)  // 1-bit input active high reset                                
   );


我也查了下资源，应该是如果使用DSP乘法器的核，延时应该至少3拍，如果是组合逻辑延时值可以配置成0~4，但为modelsim仿真时，latency=2时，结果可以正确得出，不明白为什么VCS和modelsim对同一个模块型出来的结果不一样呢？
有没有碰到过类似问题的？

weizhl08

问题已解决，做个分享：
vcs的option设置成了override_timescale=1ns/1ps
这样设置，代码所有的timescale会统一成1ns/1ps，包括vivado的ip
这样会使得仿真模型功能不正确，因为里面会用到组合逻辑，例如
assign p = #1 a，这样p就会比a延时1ns，而tb里面的时钟我设置成了 always #1 clk = ~clk;
和IP的模型对不上，总之慎用 override_timescale

ic886

感谢分享