关于system verilog 接口用于设计的问题。

cvn20

最近在学习用system verilog做设计，在使用interface的使用碰到以下问题，请大佬们帮帮回答以下，非常感谢

第一个问题：

1. interface a
   
2.      logic a;
   
3.      logic b;
   
4.      locic c;
   
5.      modport mod1
   
6.      (
   
7.          input a,
   
8.          input b
   
9.      );
   
10.     modport mod2
    
11.     (
    
12.        input a,
    
13.        input c
    
14.      );
    
15. 
    

复制代码

在上述定义的接口下，如果例化 mod1 则接口中应该没有c信号，而例化mod2 则应该没有b信号，但是，我在实际仿真中每次定义都是abc都有，我是使用modelsim进行仿真的，请大佬们帮忙看看，如果要实现这样的功能，具体应该怎么做呢？


第二个问题，关于interface 嵌套的问题

1. interface a
   
2. ....
   
3.    modport( ... );
   
4. end interface
   
5. 
   
6. interface b
   
7. ....
   
8.   modport( ... );
   
9. end interface
   
10. 
    
11. interface ab
    
12.     a a_inst();
    
13.     b b_inst();
    
14. end interface
    

复制代码

在上述定义的接口下，接口ab分别调用了接口a，接口b。作为接口信号例化的时候没啥问题，但是在作为模块接口上例化的时候，仿真发现有例化出接口，但是内部为空，大佬们看看出啥问题没有

谢谢。