40um LOD(STI) WPE layout怎么消除

jueduilk · 发表于 2021-9-1 11:44:22

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40um工艺通常都要关心LOD和WPE 可是foundary 并没有一个定量的rule去check. 那么实际项目中STI ，OD的边界到关键mos的poly 距离多少比较合适呢？直接拉大边界的MOS的source/drain 可以吗？还是加S/D 共用的dummy呢？另外WPE ，NW/OD2要覆盖mos的有缘区多大呢？

Williams00 · 发表于 2021-9-1 17:20:36

各家的40工艺应该不一样的要看rule上的要求

jueduilk · 发表于 2021-9-2 09:05:06

Williams00 发表于 2021-9-1 17:20
各家的40工艺应该不一样的要看rule上的要求

你好，那以tsmc40nm 为例，我看design rule 只是提到了 LOD/WPE 等效用，并没有具体的rule来check，跑drc也是不会check的。那么通常这些效应layout怎么处理呢

youzideyou · 发表于 2021-10-28 15:15:45

LOD加dummy device就可以。电路一般在项目启动前期会去仿LOD/WPE的影响，并会根据仿出来的结果给一个参考建议要加多少dummy device。

462126897 · 发表于 2021-10-28 21:52:29

rule里没给参考值吗仔细看看

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