SSPLL中SSCP的Cdump取值有何讲究

海马懒人 · 发表于 2021-7-16 11:30:14

本帖最后由海马懒人于 2021-7-20 14:18 编辑

微信图片_20210720141813.png

亚采样pll的SSCP中会在pul（与参考信号不交叠的时钟）控制的两个传输门之间加入一个电容Cdump来抑制电荷共享效应。那么该电容的取值有和讲究?

海马懒人 · 发表于 2021-7-16 11:35:44

我自己做了发现在pul由低跳高时，Cdump会反过来提供一个电流，正确的SSCP的输出是否是这样

Zj1228 · 发表于 2022-1-10 16:42:04

楼主，你这个最后怎么解决的？我现在仿真也遇到了这种问题。不知道Cdump选多大,感觉最理想情况应该和环路滤波器一样吧，这样这个电流舵左右两边的开关完全对称，电荷非理想效应应该可以抵消的最好，但是一样的话相当于两个环路滤波器，片上的面积太大了，你有什么看法吗

大神父王喇嘛 · 发表于 2023-5-25 22:17:24

The CP up- and down-current sources are biased at 20 µA. The current source switches use near minimum size and the dumping capacitor is set to 2.5 pF, to reduce the effect of clock feed-through and charge injection.
满难说的，高翔博士论文原话就简单带过了？

不吃香菜的蘑菇 · 发表于 2023-6-13 09:44:24

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Tradeoff · 发表于 2023-12-18 19:25:40

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