做LVS的时候VDD和VSS会自动添加pin/port吗？

CWBBest

TSMC工艺在做子模块layout的时候需要使用pin层指定原理图中port对应在版图上的位置。但是最近在布电源版图的时候，发现把VDD和VSS的pin层全都删除，LVS还是能通过。并且提取寄生参数的时候calibre view中还是能够出现VDD和VSS的port。

那么，没有了pin的指定，提取寄生参数的时候它怎么知道我的电源和地是在电路的哪个位置引出的呢。牵扯到寄生对电源压降的影响。

希望知道的前辈能指点一下，谢谢！

CWBBest

确定了，是电源网络不需要打pin层。

那么随之而来的问题是：提取寄生参数的时候仿真器如何知道我的电源从版图上的哪一点注入呢？

不同注入点对电源压降的影响显然不同呀。

ziyibailing

CWBBest 发表于 2021-5-18 10:49
确定了，是电源网络不需要打pin层。

那么随之而来的问题是：提取寄生参数的时候仿真器如何知道我的电源从 ...

您的金属走线是不是已经在XL时添加了线网名了？

CWBBest

ziyibailing 发表于 2021-5-18 14:08
您的金属走线是不是已经在XL时添加了线网名了？

您指的是这个吗？



我已经把所有shapes的net name全都删除了，但还是不行。

firewolf223

1 首先你得看下你的lvs 设置，如果没有power 的pin或者label， lvs 还能pass，我严重怀疑你的结果。
2 抽取寄生和你从哪里灌电流没有任何关系，寄生的只是电阻和电容。 电流从哪里加那是你仿真的时候加上去的，或者是你跑IR/EM 的时候需要指定的，跟抽寄生没有半毛钱关系。如果照你的理解，难道我pin的位置不一样，抽出来的寄生还不一样了？

CWBBest

firewolf223 发表于 2021-5-18 16:59
1 首先你得看下你的lvs 设置，如果没有power 的pin或者label， lvs 还能pass，我严重怀疑你的结果。
2 抽取 ...

1. 只有VDD和VSS会出现这样的情况。别的net必须要打pin。

2. 关于您说的第二点。假设有一根线。我的pin打在最左端，我在中间读电压。和我的pin打在中间，从中间读电压。两个寄生的仿真结果会一样吗？沿线压降明显不同。

firewolf223

CWBBest 发表于 2021-5-18 18:18
1. 只有VDD和VSS会出现这样的情况。别的net必须要打pin。

2. 关于您说的第二点。假设有一根线。我的pin ...

寄生仿真结果不一样。但是抽的寄生是一样的。你这是两个概念！

CWBBest

firewolf223 发表于 2021-5-19 09:36
寄生仿真结果不一样。但是抽的寄生是一样的。你这是两个概念！

我上面提到的两种情况抽的寄生是不一样的吧。比如电路中同一个结点A。两种情况的port至结点A的沿线电阻肯定是不同的呀。比如最极端的，第二种情况我的VDD port直接打在和结点A重合的地方，那R就是0；而第一种情况R肯定不是0，会是一个比较大的值。

ziyibailing

CWBBest 发表于 2021-5-18 15:22
您指的是这个吗？

试过重启terminal吗？