顶层版图跑LVS中断报错SIGABRT

xbbwc · 发表于 2020-6-5 14:20:40

顶层版图跑LVS的过程中就中断并报错: Calibre finished with Error:SIGABRT
后面发现顶层电路中的一个模块删掉（不删版图）就能跑lvs，删其他模块不行，也就是这个模块存在就会报上述的错误，但是这个模块单独跑是可以跑lvs的。
请问大佬们这是啥原因，怎么解决？

Oagnahs · 发表于 2022-6-6 21:09:53

楼主解决了吗，我也遇到了同样的问题

Oagnahs · 发表于 2022-6-9 10:52:57

Oagnahs 发表于 2022-6-6 21:09
楼主解决了吗，我也遇到了同样的问题

解决了，在input里面h-cells选项下，勾选match cells by name即可。感谢来自网友@Hey你好，对方辩友！的热心解答。这样可以定位到是哪一个小模块没接好，如果不勾的话就是全部打散再匹配。

Oagnahs · 发表于 2022-6-9 10:59:51

Oagnahs 发表于 2022-6-9 10:52
解决了，在input里面h-cells选项下，勾选match cells by name即可。感谢来自网友@Hey你好，对方辩友！的 ...

个人理解：出现SIGABRT这个问题的原因还是版图和原理图不匹配，软件在模块全部打散的情况下定位不了问题，于是直接放弃。

sunny_s · 发表于 2022-11-2 17:35:53

把Options里面的supply下的abort都不选也会出来RVE窗口可以看到具体错误

syq506912088 · 发表于 2023-12-20 14:12:15

感谢楼主，帮大忙了

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