运放相位裕度太小，求问怎么优化

micchael · 发表于 2018-4-17 18:12:17

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模电小白一个，运放设计是这样的：

仿真结果是这样：

相位裕度实在太差了，求问怎么优化，十分感谢！

micchael · 发表于 2018-4-17 18:16:26

用在BGR里的，DC仿真都很好看，一运行trans就发生震荡，求救啊！

iyner629 · 发表于 2018-4-18 04:09:10

你的phasemargin应该是开环测的吧，但是用到BGR是个闭环引用，再BGR里应该有正反馈和负反馈两个闭环回路，需要平衡他们之间的相位和闭环增益。
我之前出现类似情况时，只在运放外面加了一个类型miller 电容来调节相位，当时就work了，所以没有深究。
但是还推荐从运放内部优化来解决。

lernerd · 发表于 2018-4-18 13:36:07

load加电容

semico_ljj · 发表于 2018-4-18 16:38:04

回复 1# micchael

二阶电路了，没补偿不行的

micchael · 发表于 2018-4-18 18:17:00

回复 5# semico_ljj
求问应该在哪里加入补偿呢？谢谢！

496201530 · 发表于 2018-4-19 10:15:04

回复 1# micchael

在运放输出端和M12的栅极接一个米勒电容，5PF左右，试试看。

micchael · 发表于 2018-4-20 11:52:01

回复 7# 496201530
确实有所改善，十分感谢！

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