PLL的带宽小于1/10 fref的推导

cl378454434 · 发表于 2016-12-24 18:10:06

既然1/10的fref只是经验值估算值，那对于type 2型 pll，它的环路带宽大于多少，环路才会不稳定？是1/5fref ？1/3fref ？1/2fref ？还是根据具体的环路参数具体分析？所以我的意思是有没有相关的论文用理论推导出了：保证环路稳定的最大带宽值？@JoyShockley

lwzunique · 发表于 2017-1-13 14:01:34

这个问题的分析，我也仅仅在部分论文中看到：analysis of charge pump phase locked loops，还有就是之前别人说的charge pump phase-lock loops，这个文章中提到了1/10的结论得到过程的一个雏形，这个1/10的结论就是从z域分析得到。

king0798 · 发表于 2017-1-14 11:21:09

好帖，我也想知道，顶一下

bbbenjamin · 发表于 2017-8-31 23:29:46

关于0.1Ref的，可以看 Integrated Circuit Design for High-Speed Frequency Synthesis这本书的讲解。

eetop.cn_Integrated Circuit Design for High-Speed Frequency Synthesis.pdf (64.24 KB, 下载次数: 81 )

这是本好书，当年组里面几位PLL的博士手上都有一本，翻烂的。现在带小弟也是推荐他们去啃，但是现在的孩子，好像没有那个耐心了

环路带宽和参考频率的关系，看这里，Razavi去年的一篇文章，光看摘要你就知道了，BW能提到0.5Ref，当然，0.1Ref这个约束还管用，具体情况具体分析

图像 1.bmp

2016 tcas1 On the Stability of Charge-Pump Phase-Locked Loops.pdf (951.71 KB, 下载次数: 72 )

bbbenjamin · 发表于 2017-8-31 23:35:09

当然，更多的PLL的带宽是从transceiver的整体考虑的，jitter budget啦，抖动容限啦，灵敏度啦，要靠系统去算的，这个就不只是做个PLL那么简单了。读协议，做Transceiver建模，上matlab，大概就是这样

yun11 · 发表于 2017-9-6 09:15:40

谢谢分享

bayvoice · 发表于 2017-9-6 11:59:34

switching system一般都是nonlinear的，如果做stability analysis，如果应用bode plot，nyquist之类的工具，这个系统本身必须是近似linear system。要不然你的model，analysis都不准。

反过来说，只有f《0.5fsw的时候，switching system才近似linear，你才可以根据这些linear工具来设计系统。

一般系统max bw会设计到0.25/fsw，考虑到PVT的影响。一般typical case，会设计到0.1/fsw。

这个规律适用于pll，也适用于switching power converter。

sigma delta converter，一般来说oversampling》8，所以bw《1/16fsw，也是符合这个设计原则。

当然，如果你的设计方法本身就是non-linear的，可以突破这个限制。

比如，hysteresis buck converter／inverter based amplifier 之类，都是nonlinear controller。当然，这种情况下，stability analysis也不能用pole/zero 等方法。

不过无论什么方法，最大的bw，也就是0.5/fsw。这是物理规律的极限。

bbbenjamin · 发表于 2017-9-12 02:58:03

回复 17# bayvoice

手动点赞

liujiangwei · 发表于 2021-10-8 16:35:12

17楼正解

2013102063 · 发表于 2021-10-8 17:03:48

mark PLL BW=0.1fref

[求助] PLL的带宽小于1/10 fref的推导

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