电路和版图提出的网表不一致，导致不能进行LVS，有没有高手遇到过？

cdbzg

具体是这样的，我们在用orCAD进行LVS验证的时候，在电阻上出现了问题，电路提出的是W和L，而版图提出的是阻值，这样无法进行验证。而现在为了进行验证，只能手动对网表进行修改，但这样工作量很大，而且无法保证正确。
不知道各位蝈蝈遇到过这类问题没有？。。如果不是orCAD，在cadence或者其他软件下遇到的类似情况，也请和我分享一下吧。。说不定有共通的地方。。。。
谢谢大家了！~~~

happy0123

rule改一下，让layout检查w,l,不就完了，很好搞的

pine_p

回复 1# cdbzg


   trace  W  L

Rucas

修改Rule

xiuqi180

学习了

zhangnn2014

修改command file ，关闭阻值，开启W,L

Yestare

在LVS command file 中电阻不trace R， trace W & L!

alice_xyf

楼上正解，不过我一般W,L , R 都查得