高速信号完整性分析

hardmany · 发表于 2015-5-6 10:23:43

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对于高速或甚高速的数字信号，在芯片的输出，如何进行ESD防护以及如何进行测试？比如：100M，200M或300M的时钟信号？甚至更高的数字信号？大家有这方面的经验吗？那些做高速ADC或DAC的是怎么来实现的？请教大家一下。谢谢。

albert815 · 发表于 2015-5-6 10:51:46

回复 1# hardmany

对于ADC/DAC 来说，一般追求high performance是不会加ESD diode/clamp之类的，因为parasitic capacitance对于 linearity的影响太大了，通常来说一般的connector像 BNC/SMB 的 signal pin是很难碰到的，所以ESD test也都可以规避，一般ESD test只会触碰外围的shielding.

对于高速信号，很多USB/thunderbolt 有时用到ESD clamp, panasonic有卖非常小的ESD clamp,比0201还要小，所以parasitic capacitance 非常小，应付10G都没有问题，对于你说的几百M应该是不在话下了。当然如果只是几百M，市面上很多ESD clamp应该都可以搞定的。

很多IC内部会有clamping diode，会起到一定的保护作用，但是否能抗ESD就不一定了。总而言之如果追求高性能，ESD防护还是能省则省

semico_ljj · 发表于 2015-5-6 11:41:20

up 1G 都有ESD的！

hardmany · 发表于 2015-5-6 13:10:40

回复 2# albert815

thanks。关键是如何实现的？比如用LVDS？DDR？等。

albert815 · 发表于 2015-5-6 21:48:44

回复 4# hardmany

怎么实现的是什么意思？ ESD防护怎么实现的？还是说高速信号传输怎么实现的？

高速信号如果是几百M，LVDS就可以了，现在高速ADC/DAC有一个趋势是high speed serial, 取代陈旧的parallel LVDS, 单独一根线能跑几个Gbps, 这根线一般是CML，当然相应的需要equalization和clock data recovery之类的电路

不知道这是不是你要问的

edwardk · 发表于 2018-12-2 11:05:13

学习中。。。。

萧萧下 · 发表于 2019-11-5 21:53:07

谢谢

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