逻辑延迟占25%，连线延迟占75%的话是不是代码有问题了？

zhuyuefeng2009

还是电路的结构有问题，一般什么比例会比较合适？
--------------------------------------------------
下面是我的一条路径的静态时序报告：
Slack (setup path):      -0.096 ns (requirement - (data path - clock path skew + uncertainty))    Source:                kes1/control/gamma_4  (FF)    Destination:           kes1/PE0[8].pe0/lambda_4  (FF)    Requirement:          6.000ns    Data Path Delay:      6.068ns (Levels of Logic = 4)    Clock Path Skew:      0.007ns (0.350 - 0.343)    Source Clock:         kes1/n0349<0>_BUFG rising at 0.000ns    Destination Clock:    kes1/n0349<0>_BUFG rising at 6.000ns    Clock Uncertainty:    0.035ns
   Clock Uncertainty:          0.035ns  ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE      Total System Jitter (TSJ):  0.070ns      Total Input Jitter (TIJ):   0.000ns      Discrete Jitter (DJ):       0.000ns      Phase Error (PE):           0.000ns

Maximum Data Path at Slow Process Corner: kes1/control/gamma_4 to kes1/PE0[8].pe0/lambda_4
     Location             Delay type         Delay(ns)  Physical Resource                                                         Logical Resource(s)      -------------------------------------------------  -------------------      SLICE_X18Y41.DQ       Tcko                   0.447   kes1/control/gamma<4>
kes1/control/gamma_4
     SLICE_X7Y41.C3       net (fanout=216)      2.175    kes1/control/gamma<4>
     SLICE_X7Y41.C         Tilo                   0.259   kes1/PE0[8].pe0/ffm_up/Mxor__n0144_xo<0>
kes1/PE0[8].pe0/ffm_up/Mxor__n0144_xo<0>1
     SLICE_X8Y43.D3       net (fanout=2)        0.854    kes1/PE0[8].pe0/ffm_up/Mxor__n0144_xo<0>
     SLICE_X8Y43.D         Tilo                   0.205   kes1/PE0[8].pe0/ffm_up/Mxor_c<4>_xo<0>2
kes1/PE0[8].pe0/ffm_up/Mxor_c<4>_xo<0>3
     SLICE_X9Y42.C4       net (fanout=1)        0.557    kes1/PE0[8].pe0/ffm_up/Mxor_c<4>_xo<0>2
     SLICE_X9Y42.CMUX      Tilo                   0.313   kes1/PE0[8].pe0/lambda<4>
kes1/PE0[8].pe0/Mmux_lambda_right[7]_DATA_LAMBDA_IN[7]_mux_9_OUT51_SW0
     SLICE_X9Y42.A6       net (fanout=1)        0.936    N944
     SLICE_X9Y42.CLK       Tas                    0.322   kes1/PE0[8].pe0/lambda<4>
kes1/PE0[8].pe0/Mmux_lambda_right[7]_DATA_LAMBDA_IN[7]_mux_9_OUT51

kes1/PE0[8].pe0/lambda_4
     -------------------------------------------------  ---------------------------      Total                                      6.068ns (1.546ns logic, 4.522ns route)                                                         (25.5% logic, 74.5% route)

qladxk2008

回复 1# zhuyuefeng2009

正常，FPGA P&R之后，连线延时占65 per以上，这个跟ASIC不同。

nero007

????????????

zhuyuefeng2009

回复 2# qladxk2008

这样的啊