设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › 硬件设计论坛 › 电路设计论坛(数字/模拟) › 电路设计论坛 › 请教如何用verilog实现一个对除数无限制的除法器 ...



EETOP诚邀模拟IC相关培训讲师	创芯人才网--重磅上线啦！

发新帖

查看: 2314|回复: 3

[求助] 请教如何用verilog实现一个对除数无限制的除法器

发表于 2014-8-9 22:38:43 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

最近做一个模块要算信噪比，但是不知如何实现一个可综合的除法器，算信号能量和噪声能量之商。请教各位大神。

如何, 信噪比

相关帖子

回复

发表于 2014-8-10 16:41:19 | 显示全部楼层

我觉得可以看一些关于除法器的书籍，无非是移位什么的，判断符号的，但是要做到高效，还是有点技术含量的哦

EETOP创芯人才网简历投递入口

回复支持反对

楼主| 发表于 2014-8-10 21:07:27 | 显示全部楼层

回复 2# shafei

看样子做除法器是很复杂的事情啊~

回复支持反对

发表于 2014-8-28 16:58:09 | 显示全部楼层

呵呵位数不大的话可以用RAM 地址是除数被除数数据是算好的商

EETOP创芯人才网职位发布入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-29 08:57 , Processed in 0.016193 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表