TSMC 90nm low power 工艺约束

hzdzkjly · 发表于 2013-9-17 09:40:55

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坛子里有高人给点指导：最近公司有个项目要用TSMC 90nm low power 工艺，我是做综合的，请问这个工艺下端口的input和output delay大概占时钟周期的多少？

hzdzkjly · 发表于 2013-9-24 11:43:39

求有经验的朋友给点指导

greenwindstudio · 发表于 2013-10-8 20:46:23

端口？要看驱动该端口的组合逻辑延时吧～输出类似～如果是pad延时的话不太了解～

hzdzkjly · 发表于 2013-10-9 14:49:13

回复 3# greenwindstudio

我说的端口是指RTL模块的输入输出端口，不是pad的输入输出时延。我是做综合的么，采用的是bottom-up的综合方式，这个logic的input delay和output delay会影响顶层的综合，朋友这个有经验么，给点建议。

madonna · 发表于 2013-10-10 06:05:10

where is the love??

zrzf23 · 发表于 2014-7-19 19:24:00

icfbicfb · 发表于 2014-7-21 08:48:54

70% clk period 即可，

[求助] TSMC 90nm low power 工艺约束