pt 反标sdf出错

trippa

在DC的时候，因为有组合逻辑的输出做为其他模块的时钟，因而在dc的时候，就把该组合逻辑的输出定义成了时钟。在布局布线完成后反标sdf文件回PT是报错说在层次化的管脚上定义了时钟，但是如果DC的时钟如果不定义这样的时钟，里面就会有大量的没有被约束到的endpoints.求助。先谢过了。