请问encounter过后，如何进行postlayout simulation

ttxs2009 · 发表于 2013-5-27 12:00:16

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我正在熟悉整个数字电路设计流程，就是从verilog一直到layout。
我实现了功能模块myfunction.v和测试用的mytestbench.v 并且成功地用synopsys DC对myfunction.v进行综合，生成门级网表，提取了关键路径。这时我还没有版图。
然后，我用SoC encounter把刚才的门级网表生成了layout, 我只是照着某实验手册来，最后结果就是一个.enc文件。
这个enc文件是encounter的最终结果吗？请问如何打开这个文件（我试过用encounter的File->Import Design，但是不对）。
由于这个是我用verilog得到设计，没有动手画过schematic，请问如何做LVS呢？（LVS 是由 encounter做，还是由virtuoso呢？）
另外，此设计的IO很多，post-layout simulation 还可以用我的mytestbench.v吗？
我是新手，问了一堆初级问题，请大侠指点。

Synopsys-IC · 发表于 2013-5-27 12:32:06

去论坛搜搜教学资料看，你这个走流程还没弄明白每一步需要得到的文件，然后怎么走下一步，看看书

ttxs2009 · 发表于 2013-5-27 23:50:23

本帖最后由 ttxs2009 于 2013-5-28 12:32 编辑

多谢大侠

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