一个简单的latched comparator电路图，大牛指导啊

fortissimo.g · 发表于 2013-3-29 00:32:02

回复 8# xi8meng

看管子比例，未必有迟滞的

sli103105 · 发表于 2013-3-29 07:13:43

回复 xi8meng

看管子比例，未必有迟滞的
fortissimo.g 发表于 2013-3-29 00:32

登录/注册后可看大图

抑或参考jacob baker的书

Miao_hero · 发表于 2014-3-7 17:28:38

这个图的出处请告知一下好么~

tunable_ads · 发表于 2014-8-21 08:42:18

这是一个动态比较器，latch就是时钟信号，只有当时钟为高电平时，比较器才比较。看下allen的书吧，比较器那章有类似结构；比较器的基准就接两个输入端的任意一个就行了呀。

萧萧下 · 发表于 2016-9-27 16:39:20

mark一下。。。。。

梧桐 · 发表于 2017-6-7 09:17:11

学习了……

egil · 发表于 2017-6-25 17:53:12

学习了

T.Chen · 发表于 2017-7-9 23:44:27

看到了说下我的观点,不对之处请指正...实质和楼上的差不多...
假设input比较接近在一开始的一段时间还可以用小信号的思路分析,positive feedback那部分可以理解为两个common source amplifier首尾相连,组成了一个2个CS amp的chain,每个都有一个负的,绝对值大于1的gain.这样负负得正,这个chain就是一个pos feedback.这个pos feedback在latch信号为low(0)的时候工作,作用是将pre-amp出来的信号迅速放大,使output一边拉到Vdd一边拉到0.
当latch信号为high(Vdd)时,中间那一路的两个diode-connected的transistor导通,把这个diode-connected的transistor加入到前面的CS amp中考虑,amp的gain现在小于了1,于是这个loop stable了.这种情况下(latch为high)电路又可以“读取”pre amp的结果到output node上,等待latch为low后,重复之前的pos feedback进行放大..
这个电路没有reset好像...
若有错误,请指正..这个电路之前没见过..

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