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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › verilog中的参数文件

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查看: 1638|回复: 1

[求助] verilog中的参数文件

发表于 2013-2-27 16:37:48 | 显示全部楼层 |阅读模式

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如何将工程中各个模块所需的常量参数定义在一个单独的参数文件里？

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发表于 2013-3-1 12:24:28 | 显示全部楼层

用parameter定义
然后在需要的module里include这个参数文件即可。

另外一种方法是用define定义宏。
这是全局的，任何模块都可以直接用。

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