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[求助] 前端设计求教

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发表于 2012-11-24 15:32:18 | 显示全部楼层 |阅读模式

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小弟碰到一个小问题,请各位指教一下:一个由低电平转化为持续高电平的信号a;
由于a是个持续的高电平,我想由a只输出一个时钟(clk)脉冲宽信号b;
请问该如何进行设计编程呢?请各位指导一下,谢谢.
发表于 2012-11-24 22:38:50 | 显示全部楼层
reg flag;
reg b;
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
  b<=1'b0;
  flag<=1'b1;
  end
else if(flag==1‘b1 && a ==1'b1)
       begin
       b<=1'b1;
       flag<=1'b0;
       end
else b<=1'b0;
end
 楼主| 发表于 2012-11-25 13:08:39 | 显示全部楼层
回复 2# 雨打溪风


   多谢大侠指点了,,我知道了
发表于 2012-11-25 13:42:39 | 显示全部楼层
电平检测电路
 楼主| 发表于 2012-11-25 13:47:10 | 显示全部楼层
回复 4# tjzcl


   求电路结构图.......
发表于 2012-11-25 19:15:53 | 显示全部楼层
reg a_dly;
wire b;
always @(posedge clk or negedge rst_n) begin
if(!rst_n) begin
  a_dly<=1'b0;
  end
else
  a_dly<=a;
end
wire b = a &  !a_dly;
发表于 2012-11-26 13:30:29 | 显示全部楼层
自己综合一下就有了,太懒惰了。
发表于 2012-11-26 16:12:27 | 显示全部楼层
号问题啊
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