Calibre 做LVS报告引脚数少的的错误

hanxiong99

Calibre 做LVS的时候报告引脚数少的的错误，就是源文件中找不到VSS和VDD引脚。报告大概是这样的：
LVS Netlist compiler - Errors and Warning for "/proj/design/csmc_demo.v2cdl"
Error:Wrong pin count in file /proj/design/csmc_demo.v2cdl" at line 16:expected 4pins,but found2

源文件是用.V转过来的，在源文件上加了*.CONNECT VDD VDD!也不行

源文件中的定义大概是这样的：
XFE_PHC49_nrst d102d1 $PINS Y=FE_PHN49_nrst A=nrst VSS=VSS! VDD=VDD!
请教大虾，这是啥情况呀？

xjg@hmes

子层cdl中没有定义VDD！，VSS！
.SUBCKT d102d1  Ａ　Ｙ　VDD！VSS！　
看看正确不？

liyu.edu

你忘了定义了吧VDD和VSS

walkingsun

第三方提供的ADC是硬核，有lib文件

hanxiong99

回复 2# xjg@hmes 谢谢啊，原来是CDL文件里面没把VSS和VDD定义为引脚。现在做完后报了一个这样的错误，说是元件的图表类型不一样，描述如下：
LAYOUT NAME                                              ne SOURCE NAME
x3774/M6(80.490,22.650) MN(NN)                 xu_afc_r400_u2/M14 MN(nn)
bad componet subtype
查了一下，LAYOUT NETLIST里的名都是叫X后紧跟数字的，但原文件是由V2LVS自动转过来的，转过来后的名字都是例如xu_afc_r400_u2的这种，这个是什么原因？

真我个性

这是因为
design.cdl中是有4个pin

但是std cdl中只有4个pin,因为没有定义VDD和VSS的pin

解决办法：
std.cdl中增加.GLOBAL VDD VSS和.PIN  VDD VSS
lvs rule中增加LVS SPICE OVERRIDE GLOBALS YES
然后重跑lvs即可
• NO
Specifies that global signals apply to all subcircuit pins throughout their internal hierarchies
and cannot be overridden except through the LVS Spice Prefer Pins YES specification
statement. This is the default behavior.
• YES
Specifies that an assignment of a signal to a global pin in a subcircuit call has the effect of
overriding the respective global signal in the referenced subcircuit and in the entire subhierarchy
below the subcircuit.