时序约束，输入输出信号是和晶振还是DCM输出的时钟建立约束关系

yangchao1t · 发表于 2012-10-16 01:42:59

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ise FPGA设计，外部10M晶振，经FPGA内部锁相环DCM倍频到100M成FPGA内部工作时钟，
FPGA 顶层模块的输入输出口：clk为外部晶振输入，还有另外2根RS232收发信号，那么定义时序约束时，串口收、发信号需要定义时序约束关系吗？offet before 难道和晶振clk时钟建立关系？

yangchao1t · 发表于 2012-10-16 14:44:25

麻烦高手回答一下
谢谢！

yangchao1t · 发表于 2012-10-16 23:21:27

麻烦高手解答一下

zzkkelley · 发表于 2012-10-27 02:17:40

串口收发信号，是需要内部做逻辑去处理的，那个不用约束，因为你处理串口的速率肯定要跟于串口速率很多了

至于另外一个约束，貌似各个地方都可以添加约束，简单的方法直接写一个输入时钟的约束就可以了，就是10M的那个，频率啊，占空比啊，复杂点的我也搞不太清楚

感觉时序还是写出来的，不是约束出来的

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