源码保密，能否不提供源码而只交给客户一个ISE生成的某中间文件由客户来综合及布线

yangchao1t · 发表于 2012-10-15 00:57:38

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为了verilog 源码保密，能否不提供源码而只交给客户一个ISE生成的某中间文件，由客户来综合及布线？

如何操作？

谢谢

duan_dzj · 发表于 2012-10-15 09:34:11

聆听大侠讲解。

hgwell · 发表于 2012-10-15 11:16:25

帮楼主顶一下。等大侠到来

poiu_elab · 发表于 2012-10-15 11:19:40

这个方法试试看
Step 1:建立ISE工程，source选择HDL，选择FPGA类型

Step 2:在建立好的工程中加入rtl代码

Step 3:更改ISE设定，选择Synthesize-XST的Process properties，在选项里面把IO buffers和bufg都设置成不要加入

Step 4:Synthesize生成netlist，就是ngc文件

Step 5:把你的module_A.v里面除了input/output声明，module声明外的所有logic代码都删掉，和你生成的ngc文件放在一个文件夹里面

Step 6:把这个包含空的module_A.v 和ngc文件的文件夹提供给B公司来进行一起的FPGA验证就好了

tiangua · 发表于 2012-10-15 21:32:37

生成网表就可以了。

PYGH · 发表于 2012-10-24 15:07:08

4楼正解，用netlist就好

[求助] 源码保密，能否不提供源码而只交给客户一个ISE生成的某中间文件由客户来综合及布线

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