请教一个FPGA做跳频选择的问题，请高手指教

jamesning

今天去了一个公司面试，对方问我怎么用用FPGA做跳频（就是在多个时钟里选择一个时钟到一个器件里面，时钟A来自外面的PAD，时钟B来自PLL，时钟C可能是PLL的分频）。同时问我用FPGA做分频器的时候会有什么问题，比如会不会有噪声。我当时不是很清楚，就说用一个最高频率的时钟做控制，去做时钟选择。对方对我的说法不太满意，应该是没有回答正确，并且告诉我：用FPGA做分频可能会很不稳定，会有噪声，需要一些方法处理，但是会有一些代价。说的比较不清楚，我比较晕。
请问各位大侠如何在FPGA里面选择多个时钟？用FPGA如何做分频才可以有好的效果？在网上查了很多，实在没有查到，谢谢各位了！

tigerjade

跳频很容易啊，比如xilinx，专门有BUFGMUX，可以在多个时钟频率中进行选择。麻烦的是时序分析会比较烦。用FPGA做分频器一般来说问题是相位噪声会比较大。

Timme

请搜这篇文章：How Are Clock Gating Checks Inferred，例子4和例子7是无毛刺Clock Mux的做法。

在Quartus中，可用set_net_delay -min/max代替set_clock_gating_check命令，使时钟无缝切换。我曾在Stratix III上实现通过外部拨码开关进行500MHz -- 100Hz来回切换，内部电路工作正常。

在Xilinx中，由于时序约束太弱，没有任何办法。。。