请教如下的一个clock结构在综合的时候应该怎么来定义各个时钟。

nicholas08 · 发表于 2012-8-29 14:33:31

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本帖最后由 nicholas08 于 2012-8-29 14:34 编辑

A模块是一个clock generation的电路，把外部输入的clka,clkb，产生clkc,clkd,clke这几个时钟.这个模块并不是产生简单的均匀的时钟，而是一些不均匀的时钟，只是时钟的平均频率是固定的。
B模块就是普通的标准的时钟控制模块，里面就是时钟选择和使能。可以认为是clock gating模块。

以前没有A模块的时候，我直接在B模块的输出create_clock就可以了。现在这种结构，我A模块希望要综合，但B模块不希望动到。请问这个样子我该怎么create clock?
谢谢

陈涛 · 发表于 2012-8-29 15:37:55

create_clock a,b
create_generated_clock c,d,e,f
create_generated_clock aa,bb,...
set_dont_touch module_B

你要注意module A综合时可以使用的单元，一般clock module里面只能用clock特定的单元
具体作法，去搜索其他的帖子

nicholas08 · 发表于 2012-8-29 16:10:58

回复 2# 陈涛

多谢版主。那如果genrated clock和source clock是如上的一种关系，比如每两个cycle 吃掉一个cycle这种不均匀的clock.
定义generated_clock该怎么定义？
谢谢

陈涛 · 发表于 2012-8-29 17:21:20

create_generated_clock -edges

nicholas08 · 发表于 2012-8-29 19:20:23

回复 4# 陈涛

edges不是specify generated clock三个沿的参数吗？像我这种几个cycle吃掉一个cycle这种形式的话，似乎edge没有办法表示出来啊。
望版主赐教。
谢谢

A1985 · 发表于 2012-8-29 20:00:15

这个setup和hold没有改变，本质和原clock一致，create_generated_clock -div 1即可。

nicholas08 · 发表于 2012-8-30 08:39:40

回复 6# A1985

好像有道理，综合起来的时候，还是得按照最窄的pusle来确定综合的频率。

nicholas08 · 发表于 2012-8-30 09:04:27

回复 4# 陈涛

再请教版主，clk_aa,bb的source是a,b 还是cdef?

陈涛 · 发表于 2012-8-31 00:22:01

都行，cdef比较好，以前有些比较笨的工具出过问题，如果用ab的话

[求助] 请教如下的一个clock结构在综合的时候应该怎么来定义各个时钟。

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