AMS仿真求助

linjh · 发表于 2012-7-27 10:11:05

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ADC仿真中，有verilog的数字单元模块，采用AMS/Ultrasim做tran仿真
发现输入的模拟信号（VSIN, analogLib）一直保持在一个电压（即VSIN中的Offset Voltage）上，而不是正弦信号。
请大侠不吝解答，谢谢！

robberxiong · 发表于 2012-7-27 11:24:48

analogLib里面的电压模型没有问题的，你多半是设置错误。再重新检查一下

linjh · 发表于 2012-7-27 11:38:01

本帖最后由 linjh 于 2012-7-27 11:40 编辑

回复 2# robberxiong

好郁闷啊，再重新试试看吧

robberxiong · 发表于 2012-7-27 12:31:56

安啦，经常是这样，莫名其妙出现一些奇怪的问题，找半天找不到原因，最后发现是自己的小疏忽！

zhangrenguo · 发表于 2012-8-1 10:02:51

回复 1# linjh
你是用IUS仿真嘛？用到是哪个版本呢？你应该已经成功完成过数模混合电路的仿真了吧，我在网上找到IUS920和IUS56这两款软件。最后的license设置都有问题，我不知道问题在哪儿？能不能共享一下你的license和比较详细的配置教程呢？谢谢

robberxiong · 发表于 2012-8-1 13:17:15

楼上的，坛子里面都讲的很清楚了！

linjh · 发表于 2012-8-3 16:36:43

回复 4# robberxiong

分享一下问题的原因吧：

ADC仿真时，信号频率fsig和采样频率fsam是有确定的关系的，比如fsig=31/64*fsam
原先是在ADE的变量列表中，设置频率的对应关系的，如：fsam =100M, fsig=31/64*fsam，此时系统就不认fsig或者说将fsig默认为0，因此出现输入信号加载不进去的问题；如果在激励源（schematic中）中设置该关系或者直接将fsig的数值填入ADE的变量表，仿真就可以顺利进行

希望对大家有用。

appleyuchi2 · 发表于 2012-11-10 19:33:34

我刚跑完AMS，也是模拟信号输入的

jmchf123 · 发表于 2015-12-10 16:31:04

回复 6# robberxiong

我在用ams进行混合仿真的时候，怎么数字部分verilog代码的位拼接结果是相反的，{}里面的左边成了低位，右边成了高位？这是什么问题啊，求大神请教！

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