各位大师，如何用Verilog 中的语句来实现时钟转换？？

七尺男儿 · 发表于 2012-5-16 20:08:21

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比如我现在又一块时钟信号为20M的板子，但是我想获得时钟信号为25M的，除了用锁相环外，如何用Verilog来实现？用50M的来获得25M的我会，但是频率增加我不会。请各位大师们帮忙！

极寒领域 · 发表于 2012-5-16 21:16:32

本帖最后由极寒领域于 2012-5-16 21:18 编辑

clock wizard?可以不。。。。。。

lyc3981714641 · 发表于 2012-5-17 13:10:39

利用相位累加原理，f1 =f2*k/N f1 输出频率， f2 时钟频率 N 是你的计数器N=2^n 根据你需要的频率算出频率字K 就可以的出任意的频率了

七尺男儿 · 发表于 2012-5-18 12:52:10

回复 2# 极寒领域

谢谢回复！

七尺男儿 · 发表于 2012-5-18 12:55:50

回复 3# lyc3981714641

很感谢回复！我现在才刚开始学习verilog,在HDL语言中能用乘除运算吗？不是只能通过统计时钟信号来实现计数吗！

down_load · 发表于 2012-5-18 13:39:12

时钟转换跟verilog有一毛钱关系吗
是各种门flip-flop,and,or,nor,not==在做
只要你懂电路原理就应该明白

wang09123 · 发表于 2012-5-20 21:32:01

呵呵，关注，但是为什么不用锁相环呢

七尺男儿 · 发表于 2012-8-27 17:55:09

回复 7# wang09123

谢谢！刚开始不会，现在会了。用锁相环真的很简单……

Cortex-M3 · 发表于 2012-8-28 13:51:01

时钟转换 Verilog HDL 关系？表示疑惑！

[求助] 各位大师，如何用Verilog 中的语句来实现时钟转换？？