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[求助] 关于Verilog程序 RESET复位

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发表于 2012-5-16 09:50:07 | 显示全部楼层 |阅读模式

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module prac (
        clk,
        rst_n,
        dataout
    );
    input        clk;
    input        rst_n;
    output        dataout;
    reg            dataout;
    always @ (posedge clk or negedge rst_n)
    begin
        if (!rst_n)
            dataout    <= 1'b0;
        else
            dataout    <= datain;
    end
endmodule

这个复位程序中RESET信号应该是由外部电路来做的吧?
请问有没有办法不用外部电路来完成初始化呢?
上电之后就希望dataout=1 要如何实现
发表于 2012-5-16 10:09:54 | 显示全部楼层
如果你是用FPGA,直接在声明时 reg dataout = 1'b1; 就可以将其上电值改为1。

ASIC就不行了。
 楼主| 发表于 2012-5-16 10:45:54 | 显示全部楼层
回复 2# Timme


    原来如此。。这种细小的东西反而被忽略了
我一直在想方设法一上电就用程序赋值
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