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查看: 2414|回复: 5

[求助] verilog子模块调用问题

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zxxqs
发表于 2012-3-9 10:12:02 | 显示全部楼层 |阅读模式

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我现在要写个子模块，但由于调用时输入信号可能是不同位数的信号，该怎么写呢？
  module  xxx(a,b,c,m,n);
       input  [m:0]a;
       input  [n:0]b;
       input  m;
       input  n;
       output [(m+n):0]c;
这样写好像不对，不知道怎么写？有人帮我不？
信号

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zxxqs
 楼主| 发表于 2012-3-9 10:15:10 | 显示全部楼层
快来人啊啊啊
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zxxqs
 楼主| 发表于 2012-3-9 10:16:01 | 显示全部楼层
有人来么啊
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zxxqs
 楼主| 发表于 2012-3-9 10:56:36 | 显示全部楼层
已经找到方法了，实例引用时加上就行
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sigurd
发表于 2012-3-19 07:07:19 | 显示全部楼层
use parameter or define to parameterize design
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教父
发表于 2012-3-26 16:04:49 | 显示全部楼层
强烈建议楼主去看看规范哈 简单的问题还是自己去找
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