综合网表用模拟仿真和数字仿真结果不同！

chenniao · 发表于 2012-2-21 15:53:25

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这些天综合了一块数字电路，规模不大，大概80K门。由于是反向设计的数字电路，所以也没有加什么约束，目的是用简单的用自己的基本单元代替人家的基本单元而已。综合结果还行，原样替代！但问题来了：

用导出SDF文件进行modelsim后仿，单元器件延时很大，FF的建立时间和保持时间都在2ns以上（.35的工艺）基本的逻辑单元延时也都相当大，于是时序严重错乱，仿真结果面目全非！最后没有办法，把网表完全用hspice进行了管级的模拟仿真，发现结果却是正确的，FF的建保时间都是在0.5ns左右。很纳闷，为什么modelsim 后仿的延时这么大，难道SDF导出的延时充分考虑了线延时吗？改相信哪个结果呢？

陈涛 · 发表于 2012-2-21 16:24:30

SDF上出问题的可能性比较大
hspice的准确度比modelsim高很多
但是这2中仿真都会有仿不到的地方，STA还是不可缺的

陈涛 · 发表于 2012-2-21 16:24:40

SDF上出问题的可能性比较大
hspice的准确度比modelsim高很多
但是这2中仿真都会有仿不到的地方，STA还是不可缺的

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