请教systemverilog的流操作语法

swxu

《SystemVerilog for Verification》的sample 2.42中的片段
initial begin
    bit [7:0] g[4],j[4] = '{8'ha,8'hb,8'hc,8'hd};

    g = {<<byte {j}};
end

用vcs 2009仿真，结果指示g = {<<byte {j}};所在行错误：
  Incompatible unpacked dimensions in assignment
  Arrays with incompatible unpacked dimensions  cannot be used in assignments,
  initializations and instantiations.
改成{>>{g}} = {<<byte {j}};才能通过，这是为何？

另，用questasim 6.5c试了，没有问题。